uaveiro-leci/1ano/2semestre/lsd

Laboratório de Sistemas Digitais

Projetos, exercícios e material organizados por aulas

Final Project

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Índice

Aula nº	Tópicos
01	Introdução às FPGAs
02	Modelação em VHDL, simulação e implementação de componentes combinatórios
03	Modelação em VHDL e implementação de circuitos aritméticos
04	Modelação em VHDL, simulação e implementação de circuitos sequenciais elementares
05	Parametrização de componentes
06	Modelação em VHDL e implementação de registos e módulos combinatórios de deslocamento
07	Construção e utilização de testbenches em VHDL Simulação comportamental e temporal Depuração de circuitos em FPGA
08	Modelação, simulação e síntese de Máquinas de Estados Finitos Aspetos gerais e modelo de Moore
09	Modelação, simulação e síntese de Máquinas de Estados Finitos - Modelo de Mealy MEFs comunicantes
10	Modelação em VHDL de Memórias ROM e RAM de um Porto e Multi-porto

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