History

TiagoRG 60ea30e569 [LSD] added ALUDemo version using displays (pratica03 - part3)		2023-04-05 14:35:27 +01:00
..
extra-material	LSD initial commit	2023-02-13 20:02:11 +00:00
pratica01	[LSD] README update	2023-04-04 18:20:08 +01:00
pratica02	[LSD] Readded the directory now with the necessary directories only	2023-03-29 00:15:35 +01:00
pratica03	[LSD] added ALUDemo version using displays (pratica03 - part3)	2023-04-05 14:35:27 +01:00
pratica04	[LSD] pratica04 CounterDemo enable/disable added and added FreqDevider	2023-04-04 22:06:30 +01:00
pratica05	[LSD] BasicWatch added (pratica05 \| part4)	2023-04-05 12:24:35 +01:00
pratica06	[LSD] README update	2023-04-04 18:20:08 +01:00
pratica07	[LSD] README update	2023-04-04 18:20:08 +01:00
pratica10	[LSD] README update	2023-04-04 18:20:08 +01:00
slides	[LSD] material added	2023-04-04 18:17:34 +01:00
README.md	[LSD] README update	2023-04-04 18:20:08 +01:00
master.qsf	[LSD] Recreated master.qsf at lsd root	2023-03-07 23:00:18 +00:00

README.md

Laboratórios de Sistemas Digitais

Projetos, exercícios e material organizados por aulas

Índice

Aula nº	Tópicos
01	Introdução às FPGAs
02	Modelação em VHDL, simulação e implementação de componentes combinatórios
03	Modelação em VHDL e implementação de circuitos aritméticos
04	Modelação em VHDL, simulação e implementação de circuitos sequenciais elementares
05	Parametrização de componentes
06	Modelação em VHDL e implementação de registos e módulos combinatórios de deslocamento
07	Construção e utilização de testbenches em VHDL Simulação comportamental e temporal Depuração de circuitos em FPGA
10	Modelação em VHDL de Memórias ROM e RAM de um Porto e Multi-porto

Pode conter erros, caso encontre algum, crie um ticket