# Laboratório de Sistemas Digitais
### Projetos, exercícios e material organizados por aulas

## [Final Project](https://github.com/TiagoRG/BreadMachine)

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## Índice
| Aula nº                                                                                | Tópicos                                                                                                                 |
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| [01](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica01) | Introdução às FPGAs                                                                                                     |
| [02](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica02) | Modelação em VHDL, simulação e implementação de componentes combinatórios                                               |
| [03](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica03) | Modelação em VHDL e implementação de circuitos aritméticos                                                              |
| [04](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica04) | Modelação em VHDL, simulação e implementação de circuitos sequenciais elementares                                       |
| [05](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica05) | Parametrização de componentes                                                                                           |
| [06](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica06) | Modelação em VHDL e implementação de registos e módulos combinatórios de deslocamento                                   |
| [07](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica07) | Construção e utilização de testbenches em VHDL<br>Simulação comportamental e temporal<br>Depuração de circuitos em FPGA |
| [08](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica08) | Modelação, simulação e síntese de Máquinas de Estados Finitos<br>Aspetos gerais e modelo de Moore |
| [09](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica09) | Modelação, simulação e síntese de Máquinas de Estados Finitos - Modelo de Mealy<br>MEFs comunicantes |
| [10](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica10) | Modelação em VHDL de Memórias ROM e RAM de um Porto e Multi-porto                                                       |
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