diff --git a/1ano/2semestre/lsd/README.md b/1ano/2semestre/lsd/README.md
index f40e128..3d05e0b 100755
--- a/1ano/2semestre/lsd/README.md
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-# Laboratórios de Sistemas Digitais
+# Laboratório de Sistemas Digitais
 ### Projetos, exercícios e material organizados por aulas
 
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 | [05](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica05) | Parametrização de componentes                                                                                           |
 | [06](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica06) | Modelação em VHDL e implementação de registos e módulos combinatórios de deslocamento                                   |
 | [07](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica07) | Construção e utilização de testbenches em VHDL<br>Simulação comportamental e temporal<br>Depuração de circuitos em FPGA |
+| [08](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica08) | Modelação, simulação e síntese de Máquinas de Estados Finitos<br>Aspetos gerais e modelo de Moore |
+| [09](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica09) | Modelação, simulação e síntese de Máquinas de Estados Finitos - Modelo de Mealy<br>MEFs comunicantes |
 | [10](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica10) | Modelação em VHDL de Memórias ROM e RAM de um Porto e Multi-porto                                                       |
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diff --git a/1ano/2semestre/lsd/pratica09/LSD_2022-23_TrabPrat09.pdf b/1ano/2semestre/lsd/pratica09/LSD_2022-23_TrabPrat09.pdf
new file mode 100644
index 0000000..a18b7d4
Binary files /dev/null and b/1ano/2semestre/lsd/pratica09/LSD_2022-23_TrabPrat09.pdf differ