From a3a4e3677d66e40e904a1eb3820a91f5d7b6fef0 Mon Sep 17 00:00:00 2001 From: TiagoRG <35657250+TiagoRG@users.noreply.github.com> Date: Tue, 4 Apr 2023 18:20:08 +0100 Subject: [PATCH] [LSD] README update --- 1ano/2semestre/lsd/README.md | 15 ++++++++++----- 1ano/2semestre/lsd/pratica01/README.md | 2 +- 1ano/2semestre/lsd/pratica03/README.md | 2 +- 1ano/2semestre/lsd/pratica04/README.md | 9 +++++++++ 1ano/2semestre/lsd/pratica05/README.md | 9 +++++++++ 1ano/2semestre/lsd/pratica06/README.md | 9 +++++++++ 1ano/2semestre/lsd/pratica07/README.md | 14 ++++++++++++++ 1ano/2semestre/lsd/pratica10/README.md | 9 +++++++++ 8 files changed, 62 insertions(+), 7 deletions(-) create mode 100755 1ano/2semestre/lsd/pratica04/README.md create mode 100755 1ano/2semestre/lsd/pratica05/README.md create mode 100755 1ano/2semestre/lsd/pratica06/README.md create mode 100755 1ano/2semestre/lsd/pratica07/README.md create mode 100755 1ano/2semestre/lsd/pratica10/README.md diff --git a/1ano/2semestre/lsd/README.md b/1ano/2semestre/lsd/README.md index 3399794..f40e128 100755 --- a/1ano/2semestre/lsd/README.md +++ b/1ano/2semestre/lsd/README.md @@ -3,10 +3,15 @@ --- ## Índice -| Aula nº | Tópicos | -|-------------------------------------------------------------------------------------|---------------------| -| [01](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica01) | Introdução às FPGAs | -| [02](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica02) | Modelação em VHDL, simulação e implementação de componentes combinatórios | -| [03](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica03) | Modelação em VHDL e implementação de circuitos aritméticos | +| Aula nº | Tópicos | +|----------------------------------------------------------------------------------------|-------------------------------------------------------------------------------------------------------------------------| +| [01](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica01) | Introdução às FPGAs | +| [02](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica02) | Modelação em VHDL, simulação e implementação de componentes combinatórios | +| [03](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica03) | Modelação em VHDL e implementação de circuitos aritméticos | +| [04](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica04) | Modelação em VHDL, simulação e implementação de circuitos sequenciais elementares | +| [05](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica05) | Parametrização de componentes | +| [06](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica06) | Modelação em VHDL e implementação de registos e módulos combinatórios de deslocamento | +| [07](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica07) | Construção e utilização de testbenches em VHDL
Simulação comportamental e temporal
Depuração de circuitos em FPGA | +| [10](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/lsd/pratica10) | Modelação em VHDL de Memórias ROM e RAM de um Porto e Multi-porto | --- *Pode conter erros, caso encontre algum, crie um* [*ticket*](https://github.com/TiagoRG/uaveiro-leci/issues/new) diff --git a/1ano/2semestre/lsd/pratica01/README.md b/1ano/2semestre/lsd/pratica01/README.md index 3c647ab..a916d35 100755 --- a/1ano/2semestre/lsd/pratica01/README.md +++ b/1ano/2semestre/lsd/pratica01/README.md @@ -3,7 +3,7 @@ ### Tópico principal da aula: Introdução às FPGAs * [Slides](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/slides/LSD_2022-23_AulaTP01.pdf) -* [Guião](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/pratica01/LSD_2022-23_TrabPrat01-2.pdf) +* [Guião](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/pratica01/LSD_2022-23_TrabPrat01.pdf) --- *Pode conter erros, caso encontre algum, crie um* [*ticket*](https://github.com/TiagoRG/uaveiro-leci/issues/new) diff --git a/1ano/2semestre/lsd/pratica03/README.md b/1ano/2semestre/lsd/pratica03/README.md index 7ca1a72..edcccfd 100755 --- a/1ano/2semestre/lsd/pratica03/README.md +++ b/1ano/2semestre/lsd/pratica03/README.md @@ -3,7 +3,7 @@ ### Tópico principal da aula: Modelação em VHDL e implementação de circuitos aritméticos * [Slides](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/slides/LSD_2022-23_AulaTP03.pdf) -* [Guião](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/pratica03/LSD_2022-23_TrabPrat03-1.pdf) +* [Guião](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/pratica03/LSD_2022-23_TrabPrat03.pdf) --- *Pode conter erros, caso encontre algum, crie um* [*ticket*](https://github.com/TiagoRG/uaveiro-leci/issues/new) diff --git a/1ano/2semestre/lsd/pratica04/README.md b/1ano/2semestre/lsd/pratica04/README.md new file mode 100755 index 0000000..ce74c19 --- /dev/null +++ b/1ano/2semestre/lsd/pratica04/README.md @@ -0,0 +1,9 @@ +# Laboratórios de Sistemas Digitais +## Trabalho prático 04 +### Tópico principal da aula: Modelação em VHDL, simulação e implementação de circuitos sequenciais elementares + +* [Slides](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/slides/LSD_2022-23_AulaTP04.pdf) +* [Guião](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/pratica03/LSD_2022-23_TrabPrat04.pdf) + +--- +*Pode conter erros, caso encontre algum, crie um* [*ticket*](https://github.com/TiagoRG/uaveiro-leci/issues/new) diff --git a/1ano/2semestre/lsd/pratica05/README.md b/1ano/2semestre/lsd/pratica05/README.md new file mode 100755 index 0000000..73d9b17 --- /dev/null +++ b/1ano/2semestre/lsd/pratica05/README.md @@ -0,0 +1,9 @@ +# Laboratórios de Sistemas Digitais +## Trabalho prático 05 +### Tópico principal da aula: Parametrização de componentes + +* [Slides](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/slides/LSD_2022-23_AulaTP05.pdf) +* [Guião](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/pratica03/LSD_2022-23_TrabPrat05.pdf) + +--- +*Pode conter erros, caso encontre algum, crie um* [*ticket*](https://github.com/TiagoRG/uaveiro-leci/issues/new) diff --git a/1ano/2semestre/lsd/pratica06/README.md b/1ano/2semestre/lsd/pratica06/README.md new file mode 100755 index 0000000..04b601b --- /dev/null +++ b/1ano/2semestre/lsd/pratica06/README.md @@ -0,0 +1,9 @@ +# Laboratórios de Sistemas Digitais +## Trabalho prático 06 +### Tópico principal da aula: Modelação em VHDL e implementação de registos e módulos combinatórios de deslocamento + +* [Slides](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/slides/LSD_2022-23_AulaTP06.pdf) +* [Guião](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/pratica03/LSD_2022-23_TrabPrat06.pdf) + +--- +*Pode conter erros, caso encontre algum, crie um* [*ticket*](https://github.com/TiagoRG/uaveiro-leci/issues/new) diff --git a/1ano/2semestre/lsd/pratica07/README.md b/1ano/2semestre/lsd/pratica07/README.md new file mode 100755 index 0000000..34399c7 --- /dev/null +++ b/1ano/2semestre/lsd/pratica07/README.md @@ -0,0 +1,14 @@ +# Laboratórios de Sistemas Digitais +## Trabalho prático 07 +### Tópicos da aula: +* #### Construção e utilização de testbenches em VHDL +* #### Simulação comportamental e temporal +* #### Depuração de circuitos em FPGA + +--- + +* [Slides](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/slides/LSD_2022-23_AulaTP07.pdf) +* [Guião](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/pratica03/LSD_2022-23_TrabPrat07.pdf) + +--- +*Pode conter erros, caso encontre algum, crie um* [*ticket*](https://github.com/TiagoRG/uaveiro-leci/issues/new) diff --git a/1ano/2semestre/lsd/pratica10/README.md b/1ano/2semestre/lsd/pratica10/README.md new file mode 100755 index 0000000..def6c63 --- /dev/null +++ b/1ano/2semestre/lsd/pratica10/README.md @@ -0,0 +1,9 @@ +# Laboratórios de Sistemas Digitais +## Trabalho prático 10 +### Tópico principal da aula: Modelação em VHDL de Memórias ROM e RAM de um Porto e Multi-porto + +* [Slides](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/slides/LSD_2022-23_AulaTP10.pdf) +* [Guião](https://github.com/TiagoRG/uaveiro-leci/blob/master/1ano/2semestre/lsd/pratica03/LSD_2022-23_TrabPrat10.pdf) + +--- +*Pode conter erros, caso encontre algum, crie um* [*ticket*](https://github.com/TiagoRG/uaveiro-leci/issues/new)