Merge pull request #52 from TiagoRG/dev-tiagorg
[LSD] pratica04 CounterDemo enable/disable added and added FreqDevider by itself [C2] material added [LABI] material added
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Tiago Garcia
GitHub
commit
13fe5c48f5
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Binary file not shown.
Binary file not shown.
Binary file not shown.
Binary file not shown.
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@ -31,6 +31,13 @@ https://fpgasoftware.intel.com/eula.
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(text "binInput[3..0]" (rect 21 27 70 39)(font "Arial" ))
|
(text "binInput[3..0]" (rect 21 27 70 39)(font "Arial" ))
|
||||||
(line (pt 0 32)(pt 16 32)(line_width 3))
|
(line (pt 0 32)(pt 16 32)(line_width 3))
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||||||
)
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)
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(port
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||||||
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(pt 0 48)
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(input)
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(text "enable" (rect 0 0 24 12)(font "Arial" ))
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||||||
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(text "enable" (rect 21 43 45 55)(font "Arial" ))
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||||||
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(line (pt 0 48)(pt 16 48)(line_width 1))
|
||||||
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)
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(port
|
(port
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(pt 208 32)
|
(pt 208 32)
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(output)
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(output)
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||||||
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@ -4,14 +4,16 @@ use IEEE.STD_LOGIC_1164.all;
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entity Bin7SegDecoder is
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entity Bin7SegDecoder is
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port
|
port
|
||||||
(
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(
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binInput : in std_logic_vector(3 downto 0);
|
binInput : in std_logic_vector(3 downto 0);
|
||||||
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enable : in std_logic;
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||||||
decOut_n : out std_logic_vector(6 downto 0)
|
decOut_n : out std_logic_vector(6 downto 0)
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||||||
);
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);
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||||||
end Bin7SegDecoder;
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end Bin7SegDecoder;
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||||||
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architecture Behavioral of Bin7SegDecoder is
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architecture Behavioral of Bin7SegDecoder is
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||||||
begin
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begin
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decOut_n <= "1111001" when (binInput = "0001") else --1
|
decOut_n <= "0111111" when (enable = '0' ) else -- disabled
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"1111001" when (binInput = "0001") else --1
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||||||
"0100100" when (binInput = "0010") else --2
|
"0100100" when (binInput = "0010") else --2
|
||||||
"0110000" when (binInput = "0011") else --3
|
"0110000" when (binInput = "0011") else --3
|
||||||
"0011001" when (binInput = "0100") else --4
|
"0011001" when (binInput = "0100") else --4
|
||||||
|
|
@ -27,4 +29,4 @@ begin
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||||||
"0000110" when (binInput = "1110") else --E
|
"0000110" when (binInput = "1110") else --E
|
||||||
"0001110" when (binInput = "1111") else --F
|
"0001110" when (binInput = "1111") else --F
|
||||||
"1000000"; --0
|
"1000000"; --0
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end Behavioral;
|
end Behavioral;
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||||||
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@ -20,23 +20,6 @@ refer to the applicable agreement for further details, at
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||||||
https://fpgasoftware.intel.com/eula.
|
https://fpgasoftware.intel.com/eula.
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*/
|
*/
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||||||
(header "graphic" (version "1.4"))
|
(header "graphic" (version "1.4"))
|
||||||
(pin
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|
||||||
(input)
|
|
||||||
(rect 256 232 424 248)
|
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(text "INPUT" (rect 125 0 154 10)(font "Arial" (font_size 6)))
|
|
||||||
(text "KEY[1]" (rect 5 0 39 11)(font "Arial" ))
|
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(pt 168 8)
|
|
||||||
(drawing
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(line (pt 84 12)(pt 109 12))
|
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||||||
(line (pt 84 4)(pt 109 4))
|
|
||||||
(line (pt 113 8)(pt 168 8))
|
|
||||||
(line (pt 84 12)(pt 84 4))
|
|
||||||
(line (pt 109 4)(pt 113 8))
|
|
||||||
(line (pt 109 12)(pt 113 8))
|
|
||||||
)
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|
||||||
(text "VCC" (rect 128 7 149 17)(font "Arial" (font_size 6)))
|
|
||||||
(annotation_block (location)(rect 192 248 256 264))
|
|
||||||
)
|
|
||||||
(pin
|
(pin
|
||||||
(input)
|
(input)
|
||||||
(rect 256 248 424 264)
|
(rect 256 248 424 264)
|
||||||
|
|
@ -58,7 +41,7 @@ https://fpgasoftware.intel.com/eula.
|
||||||
(input)
|
(input)
|
||||||
(rect 152 176 320 192)
|
(rect 152 176 320 192)
|
||||||
(text "INPUT" (rect 125 0 154 10)(font "Arial" (font_size 6)))
|
(text "INPUT" (rect 125 0 154 10)(font "Arial" (font_size 6)))
|
||||||
(text "CLOCK_50" (rect 5 0 63 11)(font "Arial" ))
|
(text "CLOCK_50" (rect 5 0 62 11)(font "Arial" ))
|
||||||
(pt 168 8)
|
(pt 168 8)
|
||||||
(drawing
|
(drawing
|
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(line (pt 84 12)(pt 109 12))
|
(line (pt 84 12)(pt 109 12))
|
||||||
|
|
@ -71,9 +54,43 @@ https://fpgasoftware.intel.com/eula.
|
||||||
(text "VCC" (rect 128 7 149 17)(font "Arial" (font_size 6)))
|
(text "VCC" (rect 128 7 149 17)(font "Arial" (font_size 6)))
|
||||||
(annotation_block (location)(rect 88 192 152 208))
|
(annotation_block (location)(rect 88 192 152 208))
|
||||||
)
|
)
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||||||
|
(pin
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||||||
|
(input)
|
||||||
|
(rect 496 304 664 320)
|
||||||
|
(text "INPUT" (rect 125 0 154 10)(font "Arial" (font_size 6)))
|
||||||
|
(text "SW[1]" (rect 5 0 36 11)(font "Arial" ))
|
||||||
|
(pt 168 8)
|
||||||
|
(drawing
|
||||||
|
(line (pt 84 12)(pt 109 12))
|
||||||
|
(line (pt 84 4)(pt 109 4))
|
||||||
|
(line (pt 113 8)(pt 168 8))
|
||||||
|
(line (pt 84 12)(pt 84 4))
|
||||||
|
(line (pt 109 4)(pt 113 8))
|
||||||
|
(line (pt 109 12)(pt 113 8))
|
||||||
|
)
|
||||||
|
(text "VCC" (rect 128 7 149 17)(font "Arial" (font_size 6)))
|
||||||
|
(annotation_block (location)(rect 496 320 560 336))
|
||||||
|
)
|
||||||
|
(pin
|
||||||
|
(input)
|
||||||
|
(rect 256 232 424 248)
|
||||||
|
(text "INPUT" (rect 125 0 154 10)(font "Arial" (font_size 6)))
|
||||||
|
(text "KEY[0]" (rect 5 0 40 11)(font "Arial" ))
|
||||||
|
(pt 168 8)
|
||||||
|
(drawing
|
||||||
|
(line (pt 84 12)(pt 109 12))
|
||||||
|
(line (pt 84 4)(pt 109 4))
|
||||||
|
(line (pt 113 8)(pt 168 8))
|
||||||
|
(line (pt 84 12)(pt 84 4))
|
||||||
|
(line (pt 109 4)(pt 113 8))
|
||||||
|
(line (pt 109 12)(pt 113 8))
|
||||||
|
)
|
||||||
|
(text "VCC" (rect 128 7 149 17)(font "Arial" (font_size 6)))
|
||||||
|
(annotation_block (location)(rect 192 248 256 264))
|
||||||
|
)
|
||||||
(pin
|
(pin
|
||||||
(output)
|
(output)
|
||||||
(rect 872 216 1048 232)
|
(rect 896 216 1072 232)
|
||||||
(text "OUTPUT" (rect 1 0 41 10)(font "Arial" (font_size 6)))
|
(text "OUTPUT" (rect 1 0 41 10)(font "Arial" (font_size 6)))
|
||||||
(text "HEX0[6..0]" (rect 90 0 144 11)(font "Arial" ))
|
(text "HEX0[6..0]" (rect 90 0 144 11)(font "Arial" ))
|
||||||
(pt 0 8)
|
(pt 0 8)
|
||||||
|
|
@ -86,7 +103,7 @@ https://fpgasoftware.intel.com/eula.
|
||||||
(line (pt 82 8)(pt 78 12))
|
(line (pt 82 8)(pt 78 12))
|
||||||
(line (pt 78 12)(pt 82 8))
|
(line (pt 78 12)(pt 82 8))
|
||||||
)
|
)
|
||||||
(annotation_block (location)(rect 1048 232 1112 248))
|
(annotation_block (location)(rect 1072 232 1136 248))
|
||||||
)
|
)
|
||||||
(symbol
|
(symbol
|
||||||
(rect 432 224 480 256)
|
(rect 432 224 480 256)
|
||||||
|
|
@ -113,28 +130,6 @@ https://fpgasoftware.intel.com/eula.
|
||||||
(circle (rect 31 12 39 20))
|
(circle (rect 31 12 39 20))
|
||||||
)
|
)
|
||||||
)
|
)
|
||||||
(symbol
|
|
||||||
(rect 672 192 880 272)
|
|
||||||
(text "Bin7SegDecoder" (rect 5 0 89 11)(font "Arial" ))
|
|
||||||
(text "hex" (rect 8 64 28 75)(font "Arial" ))
|
|
||||||
(port
|
|
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(pt 0 32)
|
|
||||||
(input)
|
|
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(text "binInput[3..0]" (rect 0 0 63 11)(font "Arial" ))
|
|
||||||
(text "binInput[3..0]" (rect 21 27 84 38)(font "Arial" ))
|
|
||||||
(line (pt 0 32)(pt 16 32)(line_width 3))
|
|
||||||
)
|
|
||||||
(port
|
|
||||||
(pt 208 32)
|
|
||||||
(output)
|
|
||||||
(text "decOut_n[6..0]" (rect 0 0 73 11)(font "Arial" ))
|
|
||||||
(text "decOut_n[6..0]" (rect 126 27 199 38)(font "Arial" ))
|
|
||||||
(line (pt 208 32)(pt 192 32)(line_width 3))
|
|
||||||
)
|
|
||||||
(drawing
|
|
||||||
(rectangle (rect 16 16 192 64))
|
|
||||||
)
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|
||||||
)
|
|
||||||
(symbol
|
(symbol
|
||||||
(rect 488 192 664 304)
|
(rect 488 192 664 304)
|
||||||
(text "CounterUpDown4" (rect 5 0 94 11)(font "Arial" ))
|
(text "CounterUpDown4" (rect 5 0 94 11)(font "Arial" ))
|
||||||
|
|
@ -193,6 +188,35 @@ https://fpgasoftware.intel.com/eula.
|
||||||
(rectangle (rect 16 16 128 64))
|
(rectangle (rect 16 16 128 64))
|
||||||
)
|
)
|
||||||
)
|
)
|
||||||
|
(symbol
|
||||||
|
(rect 680 192 888 272)
|
||||||
|
(text "Bin7SegDecoder" (rect 5 0 89 11)(font "Arial" ))
|
||||||
|
(text "inst4" (rect 8 64 33 77)(font "Intel Clear" ))
|
||||||
|
(port
|
||||||
|
(pt 0 32)
|
||||||
|
(input)
|
||||||
|
(text "binInput[3..0]" (rect 0 0 63 11)(font "Arial" ))
|
||||||
|
(text "binInput[3..0]" (rect 21 27 84 38)(font "Arial" ))
|
||||||
|
(line (pt 0 32)(pt 16 32)(line_width 3))
|
||||||
|
)
|
||||||
|
(port
|
||||||
|
(pt 0 48)
|
||||||
|
(input)
|
||||||
|
(text "enable" (rect 0 0 34 11)(font "Arial" ))
|
||||||
|
(text "enable" (rect 21 43 55 54)(font "Arial" ))
|
||||||
|
(line (pt 0 48)(pt 16 48))
|
||||||
|
)
|
||||||
|
(port
|
||||||
|
(pt 208 32)
|
||||||
|
(output)
|
||||||
|
(text "decOut_n[6..0]" (rect 0 0 73 11)(font "Arial" ))
|
||||||
|
(text "decOut_n[6..0]" (rect 126 27 199 38)(font "Arial" ))
|
||||||
|
(line (pt 208 32)(pt 192 32)(line_width 3))
|
||||||
|
)
|
||||||
|
(drawing
|
||||||
|
(rectangle (rect 16 16 192 64))
|
||||||
|
)
|
||||||
|
)
|
||||||
(connector
|
(connector
|
||||||
(pt 480 224)
|
(pt 480 224)
|
||||||
(pt 488 224)
|
(pt 488 224)
|
||||||
|
|
@ -205,16 +229,6 @@ https://fpgasoftware.intel.com/eula.
|
||||||
(pt 432 240)
|
(pt 432 240)
|
||||||
(pt 424 240)
|
(pt 424 240)
|
||||||
)
|
)
|
||||||
(connector
|
|
||||||
(pt 664 224)
|
|
||||||
(pt 672 224)
|
|
||||||
(bus)
|
|
||||||
)
|
|
||||||
(connector
|
|
||||||
(pt 872 224)
|
|
||||||
(pt 880 224)
|
|
||||||
(bus)
|
|
||||||
)
|
|
||||||
(connector
|
(connector
|
||||||
(pt 424 256)
|
(pt 424 256)
|
||||||
(pt 488 256)
|
(pt 488 256)
|
||||||
|
|
@ -231,3 +245,25 @@ https://fpgasoftware.intel.com/eula.
|
||||||
(pt 328 184)
|
(pt 328 184)
|
||||||
(pt 320 184)
|
(pt 320 184)
|
||||||
)
|
)
|
||||||
|
(connector
|
||||||
|
(pt 664 224)
|
||||||
|
(pt 680 224)
|
||||||
|
(bus)
|
||||||
|
)
|
||||||
|
(connector
|
||||||
|
(pt 888 224)
|
||||||
|
(pt 896 224)
|
||||||
|
(bus)
|
||||||
|
)
|
||||||
|
(connector
|
||||||
|
(pt 680 240)
|
||||||
|
(pt 672 240)
|
||||||
|
)
|
||||||
|
(connector
|
||||||
|
(pt 664 312)
|
||||||
|
(pt 672 312)
|
||||||
|
)
|
||||||
|
(connector
|
||||||
|
(pt 672 240)
|
||||||
|
(pt 672 312)
|
||||||
|
)
|
||||||
|
|
|
||||||
Binary file not shown.
|
|
@ -0,0 +1,145 @@
|
||||||
|
/*<simulation_settings>
|
||||||
|
<ftestbench_cmd>quartus_eda --gen_testbench --tool=modelsim_oem --format=vhdl --write_settings_files=off FreqDivider_Demo -c FreqDivider_Demo --vector_source="/home/tiagorg/repos/uaveiro-leci/1ano/2semestre/lsd/pratica04/FreqDivider_Demo/FreqDevider.vwf" --testbench_file="/home/tiagorg/repos/uaveiro-leci/1ano/2semestre/lsd/pratica04/FreqDivider_Demo/simulation/qsim/FreqDevider.vwf.vht"</ftestbench_cmd>
|
||||||
|
<ttestbench_cmd>quartus_eda --gen_testbench --tool=modelsim_oem --format=vhdl --write_settings_files=off FreqDivider_Demo -c FreqDivider_Demo --vector_source="/home/tiagorg/repos/uaveiro-leci/1ano/2semestre/lsd/pratica04/FreqDivider_Demo/FreqDevider.vwf" --testbench_file="/home/tiagorg/repos/uaveiro-leci/1ano/2semestre/lsd/pratica04/FreqDivider_Demo/simulation/qsim/FreqDevider.vwf.vht"</ttestbench_cmd>
|
||||||
|
<fnetlist_cmd>quartus_eda --write_settings_files=off --simulation --functional=on --flatten_buses=off --tool=modelsim_oem --format=vhdl --output_directory="/home/tiagorg/repos/uaveiro-leci/1ano/2semestre/lsd/pratica04/FreqDivider_Demo/simulation/qsim/" FreqDivider_Demo -c FreqDivider_Demo</fnetlist_cmd>
|
||||||
|
<tnetlist_cmd>quartus_eda --write_settings_files=off --simulation --functional=off --flatten_buses=off --timescale=1ps --tool=modelsim_oem --format=vhdl --output_directory="/home/tiagorg/repos/uaveiro-leci/1ano/2semestre/lsd/pratica04/FreqDivider_Demo/simulation/qsim/" FreqDivider_Demo -c FreqDivider_Demo</tnetlist_cmd>
|
||||||
|
<modelsim_script>onerror {exit -code 1}
|
||||||
|
vlib work
|
||||||
|
vcom -work work FreqDivider_Demo.vho
|
||||||
|
vcom -work work FreqDevider.vwf.vht
|
||||||
|
vsim -c -t 1ps -L cycloneive -L altera -L altera_mf -L 220model -L sgate -L altera_lnsim work.FreqDivider_vhd_vec_tst
|
||||||
|
vcd file -direction FreqDivider_Demo.msim.vcd
|
||||||
|
vcd add -internal FreqDivider_vhd_vec_tst/*
|
||||||
|
vcd add -internal FreqDivider_vhd_vec_tst/i1/*
|
||||||
|
proc simTimestamp {} {
|
||||||
|
echo "Simulation time: $::now ps"
|
||||||
|
if { [string equal running [runStatus]] } {
|
||||||
|
after 2500 simTimestamp
|
||||||
|
}
|
||||||
|
}
|
||||||
|
after 2500 simTimestamp
|
||||||
|
run -all
|
||||||
|
quit -f
|
||||||
|
</modelsim_script>
|
||||||
|
<modelsim_script_timing>onerror {exit -code 1}
|
||||||
|
vlib work
|
||||||
|
vcom -work work FreqDivider_Demo.vho
|
||||||
|
vcom -work work FreqDevider.vwf.vht
|
||||||
|
vsim -novopt -c -t 1ps -sdfmax FreqDivider_vhd_vec_tst/i1=FreqDivider_Demo_vhd.sdo -L cycloneive -L altera -L altera_mf -L 220model -L sgate -L altera_lnsim work.FreqDivider_vhd_vec_tst
|
||||||
|
vcd file -direction FreqDivider_Demo.msim.vcd
|
||||||
|
vcd add -internal FreqDivider_vhd_vec_tst/*
|
||||||
|
vcd add -internal FreqDivider_vhd_vec_tst/i1/*
|
||||||
|
proc simTimestamp {} {
|
||||||
|
echo "Simulation time: $::now ps"
|
||||||
|
if { [string equal running [runStatus]] } {
|
||||||
|
after 2500 simTimestamp
|
||||||
|
}
|
||||||
|
}
|
||||||
|
after 2500 simTimestamp
|
||||||
|
run -all
|
||||||
|
quit -f
|
||||||
|
</modelsim_script_timing>
|
||||||
|
<hdl_lang>vhdl</hdl_lang>
|
||||||
|
</simulation_settings>*/
|
||||||
|
/*
|
||||||
|
WARNING: Do NOT edit the input and output ports in this file in a text
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||||||
|
editor if you plan to continue editing the block that represents it in
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||||||
|
the Block Editor! File corruption is VERY likely to occur.
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||||||
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*/
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||||||
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||||||
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/*
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Copyright (C) 2020 Intel Corporation. All rights reserved.
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Your use of Intel Corporation's design tools, logic functions
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||||||
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and other software and tools, and any partner logic
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functions, and any output files from any of the foregoing
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||||||
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(including device programming or simulation files), and any
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|
associated documentation or information are expressly subject
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to the terms and conditions of the Intel Program License
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||||||
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Subscription Agreement, the Intel Quartus Prime License Agreement,
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||||||
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the Intel FPGA IP License Agreement, or other applicable license
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||||||
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agreement, including, without limitation, that your use is for
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the sole purpose of programming logic devices manufactured by
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||||||
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Intel and sold by Intel or its authorized distributors. Please
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refer to the applicable agreement for further details, at
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https://fpgasoftware.intel.com/eula.
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*/
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||||||
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||||||
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HEADER
|
||||||
|
{
|
||||||
|
VERSION = 1;
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||||||
|
TIME_UNIT = ns;
|
||||||
|
DATA_OFFSET = 0.0;
|
||||||
|
DATA_DURATION = 1000.0;
|
||||||
|
SIMULATION_TIME = 0.0;
|
||||||
|
GRID_PHASE = 0.0;
|
||||||
|
GRID_PERIOD = 10.0;
|
||||||
|
GRID_DUTY_CYCLE = 50;
|
||||||
|
}
|
||||||
|
|
||||||
|
SIGNAL("clkIn")
|
||||||
|
{
|
||||||
|
VALUE_TYPE = NINE_LEVEL_BIT;
|
||||||
|
SIGNAL_TYPE = SINGLE_BIT;
|
||||||
|
WIDTH = 1;
|
||||||
|
LSB_INDEX = -1;
|
||||||
|
DIRECTION = INPUT;
|
||||||
|
PARENT = "";
|
||||||
|
}
|
||||||
|
|
||||||
|
SIGNAL("clkOut")
|
||||||
|
{
|
||||||
|
VALUE_TYPE = NINE_LEVEL_BIT;
|
||||||
|
SIGNAL_TYPE = SINGLE_BIT;
|
||||||
|
WIDTH = 1;
|
||||||
|
LSB_INDEX = -1;
|
||||||
|
DIRECTION = OUTPUT;
|
||||||
|
PARENT = "";
|
||||||
|
}
|
||||||
|
|
||||||
|
TRANSITION_LIST("clkIn")
|
||||||
|
{
|
||||||
|
NODE
|
||||||
|
{
|
||||||
|
REPEAT = 1;
|
||||||
|
NODE
|
||||||
|
{
|
||||||
|
REPEAT = 50;
|
||||||
|
LEVEL 0 FOR 10.0;
|
||||||
|
LEVEL 1 FOR 10.0;
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
TRANSITION_LIST("clkOut")
|
||||||
|
{
|
||||||
|
NODE
|
||||||
|
{
|
||||||
|
REPEAT = 1;
|
||||||
|
LEVEL X FOR 1000.0;
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
DISPLAY_LINE
|
||||||
|
{
|
||||||
|
CHANNEL = "clkIn";
|
||||||
|
EXPAND_STATUS = COLLAPSED;
|
||||||
|
RADIX = Binary;
|
||||||
|
TREE_INDEX = 0;
|
||||||
|
TREE_LEVEL = 0;
|
||||||
|
}
|
||||||
|
|
||||||
|
DISPLAY_LINE
|
||||||
|
{
|
||||||
|
CHANNEL = "clkOut";
|
||||||
|
EXPAND_STATUS = COLLAPSED;
|
||||||
|
RADIX = Binary;
|
||||||
|
TREE_INDEX = 1;
|
||||||
|
TREE_LEVEL = 0;
|
||||||
|
}
|
||||||
|
|
||||||
|
TIME_BAR
|
||||||
|
{
|
||||||
|
TIME = 0;
|
||||||
|
MASTER = TRUE;
|
||||||
|
}
|
||||||
|
;
|
||||||
|
|
@ -0,0 +1,44 @@
|
||||||
|
/*
|
||||||
|
WARNING: Do NOT edit the input and output ports in this file in a text
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||||||
|
editor if you plan to continue editing the block that represents it in
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|
the Block Editor! File corruption is VERY likely to occur.
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*/
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/*
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|
Copyright (C) 2020 Intel Corporation. All rights reserved.
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Your use of Intel Corporation's design tools, logic functions
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and other software and tools, and any partner logic
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||||||
|
functions, and any output files from any of the foregoing
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||||||
|
(including device programming or simulation files), and any
|
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|
associated documentation or information are expressly subject
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|
to the terms and conditions of the Intel Program License
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||||||
|
Subscription Agreement, the Intel Quartus Prime License Agreement,
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||||||
|
the Intel FPGA IP License Agreement, or other applicable license
|
||||||
|
agreement, including, without limitation, that your use is for
|
||||||
|
the sole purpose of programming logic devices manufactured by
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|
Intel and sold by Intel or its authorized distributors. Please
|
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|
refer to the applicable agreement for further details, at
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|
https://fpgasoftware.intel.com/eula.
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||||||
|
*/
|
||||||
|
(header "symbol" (version "1.1"))
|
||||||
|
(symbol
|
||||||
|
(rect 16 16 160 96)
|
||||||
|
(text "FreqDivider" (rect 5 0 52 12)(font "Arial" ))
|
||||||
|
(text "inst" (rect 8 64 20 76)(font "Arial" ))
|
||||||
|
(port
|
||||||
|
(pt 0 32)
|
||||||
|
(input)
|
||||||
|
(text "clkIn" (rect 0 0 17 12)(font "Arial" ))
|
||||||
|
(text "clkIn" (rect 21 27 38 39)(font "Arial" ))
|
||||||
|
(line (pt 0 32)(pt 16 32)(line_width 1))
|
||||||
|
)
|
||||||
|
(port
|
||||||
|
(pt 144 32)
|
||||||
|
(output)
|
||||||
|
(text "clkOut" (rect 0 0 24 12)(font "Arial" ))
|
||||||
|
(text "clkOut" (rect 99 27 123 39)(font "Arial" ))
|
||||||
|
(line (pt 144 32)(pt 128 32)(line_width 1))
|
||||||
|
)
|
||||||
|
(drawing
|
||||||
|
(rectangle (rect 16 16 128 64)(line_width 1))
|
||||||
|
)
|
||||||
|
)
|
||||||
|
|
@ -0,0 +1,33 @@
|
||||||
|
library IEEE;
|
||||||
|
use IEEE.STD_LOGIC_1164.all;
|
||||||
|
use IEEE.NUMERIC_STD.all;
|
||||||
|
|
||||||
|
entity FreqDivider is
|
||||||
|
port (clkIn : in std_logic;
|
||||||
|
clkOut : out std_logic
|
||||||
|
);
|
||||||
|
end FreqDivider;
|
||||||
|
|
||||||
|
architecture Behavioral of FreqDivider is
|
||||||
|
signal s_counter : unsigned(31 downto 0);
|
||||||
|
signal s_halfWay : unsigned(31 downto 0);
|
||||||
|
signal k : std_logic_vector(31 downto 0);
|
||||||
|
begin
|
||||||
|
k <= x"017D7840";
|
||||||
|
s_halfWay <= unsigned(k);
|
||||||
|
|
||||||
|
process(clkIn)
|
||||||
|
begin
|
||||||
|
if (rising_edge(clkIn)) then
|
||||||
|
if (s_counter = s_halfWay - 1) then
|
||||||
|
clkOut <= '0';
|
||||||
|
s_counter <= (others => '0');
|
||||||
|
else
|
||||||
|
if (s_counter = s_halfWay/2 - 1) then
|
||||||
|
clkOut <= '1';
|
||||||
|
end if;
|
||||||
|
s_counter <= s_counter + 1;
|
||||||
|
end if;
|
||||||
|
end if;
|
||||||
|
end process;
|
||||||
|
end Behavioral;
|
||||||
|
|
@ -0,0 +1,84 @@
|
||||||
|
/*
|
||||||
|
WARNING: Do NOT edit the input and output ports in this file in a text
|
||||||
|
editor if you plan to continue editing the block that represents it in
|
||||||
|
the Block Editor! File corruption is VERY likely to occur.
|
||||||
|
*/
|
||||||
|
/*
|
||||||
|
Copyright (C) 2020 Intel Corporation. All rights reserved.
|
||||||
|
Your use of Intel Corporation's design tools, logic functions
|
||||||
|
and other software and tools, and any partner logic
|
||||||
|
functions, and any output files from any of the foregoing
|
||||||
|
(including device programming or simulation files), and any
|
||||||
|
associated documentation or information are expressly subject
|
||||||
|
to the terms and conditions of the Intel Program License
|
||||||
|
Subscription Agreement, the Intel Quartus Prime License Agreement,
|
||||||
|
the Intel FPGA IP License Agreement, or other applicable license
|
||||||
|
agreement, including, without limitation, that your use is for
|
||||||
|
the sole purpose of programming logic devices manufactured by
|
||||||
|
Intel and sold by Intel or its authorized distributors. Please
|
||||||
|
refer to the applicable agreement for further details, at
|
||||||
|
https://fpgasoftware.intel.com/eula.
|
||||||
|
*/
|
||||||
|
(header "graphic" (version "1.4"))
|
||||||
|
(pin
|
||||||
|
(input)
|
||||||
|
(rect 304 192 472 208)
|
||||||
|
(text "INPUT" (rect 125 0 154 10)(font "Arial" (font_size 6)))
|
||||||
|
(text "CLOCK_50" (rect 5 0 63 11)(font "Arial" ))
|
||||||
|
(pt 168 8)
|
||||||
|
(drawing
|
||||||
|
(line (pt 84 12)(pt 109 12))
|
||||||
|
(line (pt 84 4)(pt 109 4))
|
||||||
|
(line (pt 113 8)(pt 168 8))
|
||||||
|
(line (pt 84 12)(pt 84 4))
|
||||||
|
(line (pt 109 4)(pt 113 8))
|
||||||
|
(line (pt 109 12)(pt 113 8))
|
||||||
|
)
|
||||||
|
(text "VCC" (rect 128 7 149 17)(font "Arial" (font_size 6)))
|
||||||
|
)
|
||||||
|
(pin
|
||||||
|
(output)
|
||||||
|
(rect 632 192 808 208)
|
||||||
|
(text "OUTPUT" (rect 1 0 41 10)(font "Arial" (font_size 6)))
|
||||||
|
(text "LEDR[0]" (rect 90 0 132 11)(font "Arial" ))
|
||||||
|
(pt 0 8)
|
||||||
|
(drawing
|
||||||
|
(line (pt 0 8)(pt 52 8))
|
||||||
|
(line (pt 52 4)(pt 78 4))
|
||||||
|
(line (pt 52 12)(pt 78 12))
|
||||||
|
(line (pt 52 12)(pt 52 4))
|
||||||
|
(line (pt 78 4)(pt 82 8))
|
||||||
|
(line (pt 82 8)(pt 78 12))
|
||||||
|
(line (pt 78 12)(pt 82 8))
|
||||||
|
)
|
||||||
|
)
|
||||||
|
(symbol
|
||||||
|
(rect 480 168 624 248)
|
||||||
|
(text "FreqDivider" (rect 5 0 64 11)(font "Arial" ))
|
||||||
|
(text "inst" (rect 8 64 26 75)(font "Arial" ))
|
||||||
|
(port
|
||||||
|
(pt 0 32)
|
||||||
|
(input)
|
||||||
|
(text "clkIn" (rect 0 0 24 11)(font "Arial" ))
|
||||||
|
(text "clkIn" (rect 21 27 45 38)(font "Arial" ))
|
||||||
|
(line (pt 0 32)(pt 16 32))
|
||||||
|
)
|
||||||
|
(port
|
||||||
|
(pt 144 32)
|
||||||
|
(output)
|
||||||
|
(text "clkOut" (rect 0 0 33 11)(font "Arial" ))
|
||||||
|
(text "clkOut" (rect 96 27 129 38)(font "Arial" ))
|
||||||
|
(line (pt 144 32)(pt 128 32))
|
||||||
|
)
|
||||||
|
(drawing
|
||||||
|
(rectangle (rect 16 16 128 64))
|
||||||
|
)
|
||||||
|
)
|
||||||
|
(connector
|
||||||
|
(pt 472 200)
|
||||||
|
(pt 480 200)
|
||||||
|
)
|
||||||
|
(connector
|
||||||
|
(pt 632 200)
|
||||||
|
(pt 624 200)
|
||||||
|
)
|
||||||
Binary file not shown.
|
|
@ -1,10 +0,0 @@
|
||||||
# Matemática Discreta - Apontamentos
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|
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### Conteúdos:
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* Diretório com todo o código latex das aulas: [classes](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/md/apontamentos/classes)
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||||||
* Diretório com todos os PDF com os apontamentos: [pdf](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/md/apontamentos/pdf)
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||||||
* Diretório com o template usado: [template](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/md/apontamentos/template)
|
|
||||||
* Script em shell para a automação do sistema: [setup.sh](https://github.com/TiagoRG/uaveiro-leci/tree/master/1ano/2semestre/md/apontamentos/setup.sh)
|
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||||||
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|
||||||
---
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|
||||||
*Pode conter erros, caso encontre algum, crie um* [*ticket*](https://github.com/TiagoRG/uaveiro-leci/issues/new)
|
|
||||||
|
|
@ -1,3 +0,0 @@
|
||||||
%! Author = tiagorg
|
|
||||||
%! Date = 31/01/2023
|
|
||||||
|
|
||||||
|
|
@ -1,291 +0,0 @@
|
||||||
%! Author = tiagorg
|
|
||||||
%! Date = 31/01/2023
|
|
||||||
\documentclass[11pt]{report}
|
|
||||||
|
|
||||||
\usepackage{amsmath}
|
|
||||||
\usepackage[T1]{fontenc} % Fontes T1
|
|
||||||
\usepackage[utf8]{inputenc} % Input UTF8
|
|
||||||
\usepackage[backend=biber, style=ieee]{biblatex} % para usar bibliografia
|
|
||||||
\usepackage{csquotes}
|
|
||||||
\usepackage[portuguese]{babel} %Usar língua portuguesa
|
|
||||||
\usepackage{blindtext} % Gerar texto automaticamente
|
|
||||||
\usepackage{hyperref} % para autoref
|
|
||||||
\usepackage{graphicx}
|
|
||||||
\usepackage{indentfirst}
|
|
||||||
\usepackage[printonlyused]{acronym}
|
|
||||||
\usepackage{color}
|
|
||||||
|
|
||||||
\begin{document}
|
|
||||||
\def\titulo{Matemática Discreta}
|
|
||||||
\def\autores{Tiago Garcia}
|
|
||||||
\def\autorescontactos{tiago.rgarcia@ua.pt}
|
|
||||||
\def\empresa{Universidade de Aveiro}
|
|
||||||
\def\logotipo{ua.pdf}
|
|
||||||
|
|
||||||
%
|
|
||||||
\def\tema{Lógica de 1ª Ordem}
|
|
||||||
%
|
|
||||||
|
|
||||||
\begin{titlepage}
|
|
||||||
\begin{center}
|
|
||||||
\vspace*{50mm}
|
|
||||||
{\Huge\textbf{\titulo}}\\
|
|
||||||
\vspace{10mm}
|
|
||||||
{\Large \empresa}\\
|
|
||||||
\vspace{10mm}
|
|
||||||
{\LARGE \autores}\\
|
|
||||||
\vspace{30mm}
|
|
||||||
\begin{figure}[h]
|
|
||||||
\center
|
|
||||||
\includegraphics{ua}\label{fig:ua-title}
|
|
||||||
\end{figure}
|
|
||||||
\vspace{30mm}
|
|
||||||
\end{center}
|
|
||||||
\end{titlepage}
|
|
||||||
\title{
|
|
||||||
{\LARGE\textbf{\titulo} }\\\\
|
|
||||||
{\Large \aula\\ \empresa}
|
|
||||||
}
|
|
||||||
\author{
|
|
||||||
\href{https://github.com/TiagoRG}{\autores} \\
|
|
||||||
\href{mailto:tiago.rgarcia@ua.pt}{\autorescontactos}
|
|
||||||
}
|
|
||||||
\date{\today}
|
|
||||||
\maketitle
|
|
||||||
\pagenumbering{arabic}
|
|
||||||
\clearpage
|
|
||||||
|
|
||||||
% Content
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||||||
|
|
||||||
\chapter*{Consequências Semânticas}
|
|
||||||
\section*{Teorema}
|
|
||||||
Uma fórmula $\Psi$ é consequência lógica (ou semântica) das fórmulas $\psi_1, \psi_2, \ldots, \psi_n$ se e só se $(\psi_1 \wedge \psi_2 \wedge \ldots \wedge \psi_n) \rightarrow \Psi$ é uma tautologia (fórmula válida).
|
|
||||||
\subsection*{Notação}
|
|
||||||
$ \psi_1, \ldots, \psi_n \models \Psi $\\
|
|
||||||
$\Psi$ é consequência lógica (ou semântica) de $\psi_1, \ldots, \psi_n$\\
|
|
||||||
\par $\psi_1, \ldots, \psi_n \vdash \Psi$ existe uma prova de $\Psi$ a partir de $\psi_1, \ldots, \psi_n$\\
|
|
||||||
A prova recorre a regras de dedução designadas por regras de inferência, e a tautologias conhecidas.
|
|
||||||
|
|
||||||
\section*{Teorema}
|
|
||||||
$\psi_1, \ldots, \psi_n \models \Psi$\\
|
|
||||||
($\Psi$ é consequẽncia lógica de $\psi_1, \ldots, \psi_n$) se e só se o conjunto ${{\psi_1, \ldots, \psi_n, \neg\Psi}}$ é inconsistente, isto é, não existe uma interpretação para a qual todas as fórmulas do conjunto tomam valor 1.
|
|
||||||
\par Para verificar se este conjunto de fórmulas é inconsistente usamos uma nova regra designada por resolução:\\\\
|
|
||||||
$ \frac{\psi \rightarrow \theta~~~\Psi\vee\psi}{\theta\vee\psi} res $\\Indicam que aplicámos a regra/método da resolução.
|
|
||||||
\subsection*{Casos particulares}
|
|
||||||
\begin{enumerate}
|
|
||||||
\item{Se $ \theta \equiv \bot $ obtemos\\
|
|
||||||
$\frac{\Psi \rightarrow \bot~~~\Psi\vee\psi}{\bot\vee\psi}$\\
|
|
||||||
simplificando como: $\bot\vee\psi\equiv\psi~~$ e $~~\Psi\rightarrow\bot\equiv\ned\Psi\vee\bot\equiv\ned\Psi$
|
|
||||||
\par Para este caso particular a regra da resolução é:\\
|
|
||||||
$\frac{\neg\Psi~~~\Psi\vee\psi}{\psi} res ~~ \rightarrow \neg\Psi, \Psi $ são lineares complementares.
|
|
||||||
}
|
|
||||||
\item {
|
|
||||||
Se $ \theta\equiv\bot~~~e~~~\psi\equiv\bot $ (este é um caso particular do caso 1.)
|
|
||||||
\par Se $\psi\equiv\bot$ então $\Psi\vee\psi\equiv\Psi\vee\bot\equiv\Psi$\\
|
|
||||||
Substituindo no caso particular da regra de resolução obtida em 1. tem-se\\
|
|
||||||
$ \frac{\neg\Psi~~~\Psi}{\bot} res $
|
|
||||||
}
|
|
||||||
\end{enumerate}
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\chapter*{Lógica Proposicional}
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\section*{Definição}
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\subsection*{Simbolos}
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Variáveis proposicionais: $p, q, \Psi, \psi, \ldots$\\
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Constantes: $\bot e \top$
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Conetivos lógicos: $\wedge, \vee, \rightarrow, \leftrightarrow, \neg, \equiv$
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\subsection*{Regras de construção}
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\begin{enumerate}
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||||||
\item{Se $\psi$ é uma fórmula proposicional então $\neg\neg\psi$ é uma fórmula proposicional.}
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||||||
\item{Se $\psi$ e $\theta$ são fórmulas proposicionais então $\psi\wedge\theta$ é uma fórmula proposicional.}
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||||||
\item{Se $\psi$ e $\theta$ são fórmulas proposicionais então $\psi\vee\theta$ é uma fórmula proposicional.}
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||||||
\item{Se $\psi$ e $\theta$ são fórmulas proposicionais então $\psi\rightarrow\theta$ é uma fórmula proposicional.}
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||||||
\item{Se $\psi$ e $\theta$ são fórmulas proposicionais então $\psi\leftrightarrow\theta$ é uma fórmula proposicional.}
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||||||
\end{enumerate}
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||||||
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||||||
\section*{Dedução na lógica proposicional}
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\begin{itemize}
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||||||
\item {Verificar se uma fórmula é consequência lógica de um conjunto finito de fórmulas.\\
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||||||
$\psi_1, \ldots, \psi_n \models \Psi$
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||||||
}
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||||||
\item {Vimos que a consequência lógica é válida se e só se a implicação\\
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||||||
$\psi_1 \wedge \psi_2 \wedge \ldots \wedge \psi_n \rightarrow \Psi$ é uma tautologia.
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||||||
}
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||||||
\end{itemize}
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||||||
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||||||
\subsection*{Para verificar se uma consequência lógica é válida:}
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\begin{enumerate}
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||||||
\item Verificar se a implicação associada é uma tautologia.
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\item Verificar se é possível obter (também são usados os termos deduzir, derivar, entre outros) $\Psi$ a partir de $\psi_1, \ldots, \psi_n$, recorrendo a regras de inferência e tautologias conhecidas (propriedades dos conetivos lógicos).\\ (através de uma sequência de deduções em que aplicamos as regras de inferências e tautologias), diz-se que existe uma prova de $\Psi$ a partir de $\psi_1, \ldots, \psi_n$ e escreve-se $\psi_1, \ldots, \psi_n \vdash \Psi$.
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\item Aplicar a regra de resolução - Método de resolução.
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||||||
\end{enumerate}
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||||||
\subsubsection*{Método de resolução}
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A consequência lógica $\psi_1, \ldots, \psi_n \models, \Psi$ é válida se e só se o conjunto de fórmulas {$\psi_1, \ldots, \psi_n, \neg\Psi$} é inconsistente, ou seja, este conjunto contém $\bot$ ou é possível deduzir $\bot$ a partir deste conjunto de fórmulas, isto é, existe uma prova de $\bot$ a partir de $\psi_1,\ldots,\psi_n,\neg\Psi$.
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||||||
\chapter*{Lógica de 1ª ordem}
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\section*{Definição} {
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Exemplo de uma fórmula da lógica proposicional:\\
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$(p \wedge q) \rightarrow r $\\
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Para traduzir frases do tipo:\\
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i) \color{red} todos \color{black} os gatos têm garras.\\
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||||||
ii) \color{red} alguns \color{black} alunos de MD têm 20.\\
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||||||
\par Passamos da lógica proposicional para a lógica de 1ª ordem (esta última engloba a outra).
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}
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\section*{Linguagem da lógica de 1ª ordem} {
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\subsection*{Alfabeto} {
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\begin{enumerate}
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\item Variáveis: x, y, z, \ldots;
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||||||
\item Conetivos lógicos da lógica proposicional: $\wedge, \vee, \rightarrow, \leftrightarrow, \neg, \equiv$;
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||||||
\item Constantes da lógica proposicional: $\bot e \top$;
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||||||
\item Os quantificadores $\forall~e~\exists$;
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\item O símbolo de igualdade: =;
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\item Símbolos de constantes;
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||||||
\item Símbolos de funções com aridade $n \in N$ (isto é, com $n$ argumentos);
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||||||
\item Símbolos de predicados.
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||||||
\end{enumerate}
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}
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||||||
\subsection*{Termo} {
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\begin{enumerate}
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\item Cada variável e cada símbolo de constante é um termo;
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||||||
\item { Se f é símbolo de função com aridade $n$ e $t_1, \ldots, t_n$ são termos então $f(t_1, \ldots, t_n)$ é um termo.\\\\
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||||||
Exemplo: {
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||||||
\begin{itemize}
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||||||
\item Variáveis: $x, y, z$;
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||||||
\item Constantes: $a = 1$, $b = $ Maria, $c = $ Gato tareco;
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||||||
\item Funções: pai(Maria), onde\\ Pai: $P\rightarrow P$, onde $P$ é o conjunto das pessoas.
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||||||
\item Predicado: $par(x)="x$ é par\("\), $D=N$\\ $par(2)=1,~~par(3)=0$, etc.
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||||||
\end{itemize}
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||||||
Como é que se constroem as fórmulas da lógica de 1.ª ordem?\\
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||||||
Definição (recursiva) de fórmula:
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\begin{itemize}
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||||||
\item $P(t_1, \ldots, t_n)$ é uma fórmla, considerando $P$ um simbolo de predicado e $t_1,\ldots,t_n$ termos.
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||||||
\item Se $\psi$ e $\Psi$ sao fórmulas então:\\ $\psi \wedge \Psi$, $\psi \vee \Psi$, $\psi \rightarrow \Psi$, $\psi \leftrightarrow \Psi$, $\neg\psi$, $\bot$ e $\top$ são fórmulas.
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|
||||||
\item Se $\psi$ é uma fórmula e $x$ é uma variável então $\forall x \psi$ e $\exists x \psi$ também são fórmulas.
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||||||
\item Se $t_1$ e $t_2$ são termos então $t_1 = t_2$ é uma fórmula.
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||||||
\end{itemize}
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}
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||||||
}
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||||||
\end{enumerate}
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||||||
}
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\subsection*{Átomo} {
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||||||
Na lógica proposicional, os átomos são as proposições atómicas (ex: $p =$ "chove", $q = $ "vou à aula de MD")\\
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\par Os átomos da lógica de 1ª ordem são:
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\begin{enumerate}
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||||||
\item $\bot, \top$
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||||||
\item $t_1=t_2$, com $t_1$ e $t_2$ termos
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||||||
\item $P(t_1,\ldots,t_n)$, onde $t_1,\ldots,t_n$ são termos e $P$ é um simbolo de predicado.
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||||||
\end{enumerate}
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||||||
\subsubsection*{Exemplo} {
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||||||
Consideremos os espaços vetoriais estudados na ALGA.\\
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||||||
O alfabeto inclui:
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\begin{itemize}
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||||||
\item O símbolo de constante o que representa o elemento nulo dos espaço vetorial
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||||||
\item Símbolos de funções
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\begin{enumerate}
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||||||
\item Para cada $\alpha \in R$, o símbolo de funções\\ $\alpha \cdot \_$\\ que tem aridade 1 correspondente à multiplicação escalar.
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||||||
\item O símbolo de função + com aridade 2, que corresponde à adição de elementos do espaço vetorial.
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||||||
\end{enumerate}
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||||||
\end{itemize}
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}
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||||||
\subsubsection*{Exemplos} {
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Converta as seguintes afirmações para linguagem simbólica da lógica de 1ª ordem:
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\begin{enumerate}
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\item{ \color{red}Todos \color{black} os gatos têm garras.\\
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\color{red} $\forall x$ \color{black} [$g(x) \rightarrow t(x)$]\\
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||||||
\color{red} Universo: $U$ = conjunto dos animais.
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||||||
}
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||||||
\item{ \color{red} Alguns \color{black} alunos de MD têm 20.\\
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||||||
\color{red} $\exists x$ \color{black} ($MD(x) \wedge V(x)$)\\
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||||||
MD(x) = "x é aluno de MD"\\
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||||||
V(x) = "x tem 20"
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||||||
\color{red} Universo: $U$ = alunos da UA em 22/23
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||||||
}
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||||||
\end{enumerate}
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||||||
}
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||||||
}
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||||||
}
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||||||
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\section*{Folha 1}
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\subsection*{Exercício 2.}
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\subsubsection*{c)}
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\color{red} Todos \color{black} os insetos são mais leves do que \color{red} algum \color{black} mamífero.~~~~~\color{red} $\forall$ $\exists$\\
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||||||
\color{black} Predicados:\\
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||||||
$I(x)$ = ``x é um inseto``\\
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||||||
$L(y,z)$ = ``y é mais leve do que z``\\
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||||||
$M(w)$ = ``w é um mamífero``\\
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||||||
\par $\forall x \left(I(x) \rightarrow \exists y \left( M(y) \wedge L(x, y) \right) \right)$
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||||||
\par Obs: Alcance de cada quantificador:\\
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||||||
\begin{itemize}
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||||||
\item Ocorrência de x ligada: $I(x)$
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||||||
\item Alcance de $\forall x$: $\left(I(x) \rightarrow \exists y \left( M(y) \wedge L(x, y \right) \right)$
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|
||||||
\item Ocorrências de y ligadas: $M(y)$ e $L(x, y)$
|
|
||||||
\item Alcance de $\exists y$: $\left( M(y) \wedge L(x, y \right)$
|
|
||||||
\end{itemize}
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||||||
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||||||
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||||||
\chapter*{Fórmula fechada} {
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\section*{Definição} {
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||||||
Fórmula que não tem variáveis com occorrências livres.
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||||||
\subsection*{Exemplo} {
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$\forall x~\exists y~(P(x)~\rightarrow~R(x,y))$ é uma fórmula fechada.
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|
||||||
\par $\exists y~((\forall x~P(x))~\wedge~R(x,y))$, esta fórmula não é uma fórmula fechada.
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||||||
}
|
|
||||||
\subsection*{Negação de fórmula com quantificadores} {
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||||||
\begin{enumerate}
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||||||
\item $\neg (\forall x~\psi)~\equiv~\exists x~\neg \psi$.
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|
||||||
\item $\neg (\exists x~\psi)~\equiv~\forall x~\neg \psi$.
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|
||||||
\end{enumerate}
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|
||||||
$\psi$ - parte da fórmula que está sob o quantificador.
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||||||
}
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||||||
}
|
|
||||||
\section*{Introdução das fórmulas da lógica de 1ª ordem} {
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\subsection*{Definição} {
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\begin{itemize}
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||||||
\item Estrututa;
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||||||
\item Valoração,~~~V:$var~\rightarrow~D$, onde $D$ é o conjunto das variáveis.
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|
||||||
\end{itemize}
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|
||||||
O conceito de valoração pode ser entendido por forma a podermos considerar a valoração de um termo.\\
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|
||||||
$V(a) = a$, se $a$ é uma constante $V(f(t_1,\ldots,t_n)) = f^M(V(t_1),\ldots,V(t_n))$.
|
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||||||
\textbf{Obs:} Frequentemente denotamos o símbolo de função $f$ e a função correspondente na estrutura $f^M$, pela mesma letra.
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||||||
}
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||||||
\subsection*{Exemplo dos slides} {
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||||||
$V(M(A, x)) = M^M(V(A), V(x)) = M(A^M, 2) = M(1,2) = |1-2| = |-1| = 1$,~~~~~~$V(A) = A$ porque $A$ é uma constante.
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||||||
}
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||||||
}
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||||||
\section*{Interpretação de fórmulas} {
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\subsection*{Exemplo de interpretação de fórmulas (ver slides)} {
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\subsubsection*{i)} {
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Mostre que $R(x, A)$ não é válida na interpretação $(M,V)$\\
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||||||
\par Note-se que $\neg (M,V)\models R(x,A)$ se e só se $(M,V) \models \neg R(x,A)$ ($\neg R(x,A)$ é válida na interpretação $(M,V)$)\\
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|
||||||
\par $V(\neg R(x,A))\equiv\neg R(V(x),V(A))\equiv\neg R(2, A^M)\equiv\neg R(2, 1)\\\equiv\neg(2 < 1)\equiv\neg\bot\equiv\top $\\Logo, $\neg R(x, A)$ é valida na interpretação $(M,V)$, isto é, $(M,V)\models\neg R(x, A)$\\
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|
||||||
Isto é equivalente a afirmar que $R(x,A)$ não é válida nesta interpretação.
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||||||
}
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||||||
}
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||||||
}
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||||||
}
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||||||
\chapter*{Forma normal de Skolem} {
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\section*{Definição} {
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||||||
Uma fórmula $\phi$ é dita em forma normal de Skolem se $\phi$ é uma fórmula na forma normal conjuntiva e não contém nenhum quantificador universal.
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||||||
}
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||||||
\section*{Exemplo} {
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||||||
\subsection*{1)} {
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||||||
$\forall x~P(x, f(x))\wedge\neg R(x) $, onde $f$ é uma função e $R$ e $P$ são predicados.\\
|
|
||||||
}
|
|
||||||
\subsection*{2)} {
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|
||||||
$\forall x~\forall y~(P(x, f(x)) \wedge (\neg R(x)~\vee~P(x,y)))$
|
|
||||||
\subsubsection*{Ideia} {
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||||||
\begin{enumerate}
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||||||
\item Convertemos $F$ numa fórmula $G$ que está na FNC prenex.\\ Note-se que $F \equiv G$
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||||||
\item A partir de $G$ obtemos uma fórmula $H$ que está na forma normal de Skolem.
|
|
||||||
\end{enumerate}
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|
||||||
\textbf{Para tal:}\\
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|
||||||
\begin{itemize}
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||||||
\item Se no início da fórmula temos um quantificador do tipo $\exists x$, substituimos todas as ocorrências de $x$ por um símbolo $a$ que represente uma constante e eliminamos o quantificador $\equiv x$.
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|
||||||
\item Se na fórmula existe um quantificador existencial $\exists x_k$ com os quantificadores universais $\forall x_1~\forall x_2~\dots~\forall x_{k-1}$, à sua esquerda, substituimos todas as ocorrências de $x_k$ por um símbolo de função que ainda não esteja na fórmula, por exemplo $f$, que tem nos seus argumentos as variáveis $x_1, x_2, \dots, x_{k-1}$, isto é, $x_k$ é substituido por $f(x_1,\ldots,x_{k-1})$.\\\textbf{Atenção:} A fórmula $H$ que obtemos na forma normal de Skolen pode não ser (logicamente) equivalente à fórmula $G$ escrita na FNC prenex ou à fórmula $F$ original.
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|
||||||
\end{itemize}
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||||||
}
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||||||
}
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|
||||||
}
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||||||
}
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||||||
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||||||
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||||||
\end{document}
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||||||
Binary file not shown.
Binary file not shown.
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@ -1,34 +0,0 @@
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||||||
# Confirma que o script está a ser executado no diretório correto
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||||||
# shellcheck disable=SC2164
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||||||
parent_path=$( cd "$(dirname "${BASH_SOURCE[0]}")" ; pwd -P )
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||||||
cd "$parent_path"
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||||||
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||||||
if [ $# != 1 ]
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||||||
then
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||||||
# Isto executa se o comando tiver mais do que 1 argumento
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||||||
echo "Correct usage: md [class name (may not include spaces!)]"
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||||||
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||||||
else
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||||||
if [ "$1" == "reset" ]
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||||||
then
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||||||
# Reinicializa o template usando o git restore
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||||||
git checkout 657720aba1fa3bde17d30f2021e001a972c18795 -- "$parent_path/template/"
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||||||
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||||||
# Termina o script
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exit 0
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fi
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||||||
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||||||
# Cria o diretório da determinada aula
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mkdir "classes/$1"
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||||||
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||||||
# Copia o conteúdo da aula para o diretório respetivo
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||||||
cp -a "template/out" "classes/$1"
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||||||
cp -a "template/src" "classes/$1"
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||||||
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||||||
# Reinicializa o template usando o git restore
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||||||
git checkout 657720aba1fa3bde17d30f2021e001a972c18795 -- "$parent_path/template/"
|
|
||||||
|
|
||||||
# Copia o pdf da aula para a pasta que contém todos os pdf
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|
||||||
cp "classes/$1/out/main.pdf" "pdf"
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|
||||||
mv "pdf/main.pdf" "pdf/$1.pdf"
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|
||||||
fi
|
|
||||||
|
|
@ -1,3 +0,0 @@
|
||||||
%! Author = tiagorg
|
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||||||
%! Date = 31/01/2023
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||||||
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||||||
|
|
@ -1,63 +0,0 @@
|
||||||
%! Author = tiagorg
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||||||
%! Date = 31/01/2023
|
|
||||||
\documentclass[11pt]{report}
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||||||
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||||||
\usepackage{amsmath}
|
|
||||||
\usepackage[T1]{fontenc} % Fontes T1
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||||||
\usepackage[utf8]{inputenc} % Input UTF8
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|
||||||
\usepackage[backend=biber, style=ieee]{biblatex} % para usar bibliografia
|
|
||||||
\usepackage{csquotes}
|
|
||||||
\usepackage[portuguese]{babel} %Usar língua portuguesa
|
|
||||||
\usepackage{blindtext} % Gerar texto automaticamente
|
|
||||||
\usepackage{hyperref} % para autoref
|
|
||||||
\usepackage{graphicx}
|
|
||||||
\usepackage{indentfirst}
|
|
||||||
\usepackage[printonlyused]{acronym}
|
|
||||||
\usepackage{color}
|
|
||||||
|
|
||||||
\begin{document}
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||||||
\def\titulo{Matemática Discreta}
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||||||
\def\autores{Tiago Garcia}
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||||||
\def\autorescontactos{tiago.rgarcia@ua.pt}
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||||||
\def\empresa{Universidade de Aveiro}
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||||||
\def\logotipo{ua.pdf}
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%
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||||||
\def\tema{}
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%
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\begin{titlepage}
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\begin{center}
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\vspace*{50mm}
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{\Huge\textbf{\titulo}}\\
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||||||
\vspace{10mm}
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{\Large \empresa}\\
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||||||
\vspace{10mm}
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||||||
{\LARGE \autores}\\
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||||||
\vspace{30mm}
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||||||
\begin{figure}[h]
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||||||
\center
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||||||
\includegraphics{ua}\label{fig:ua-title}
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|
||||||
\end{figure}
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||||||
\vspace{30mm}
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||||||
\end{center}
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|
||||||
\end{titlepage}
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||||||
\title{
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||||||
{\LARGE\textbf{\titulo} }\\\\
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|
||||||
{\Large \aula\\ \empresa}
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||||||
}
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||||||
\author{
|
|
||||||
\href{https://github.com/TiagoRG}{\autores} \\
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||||||
\href{mailto:tiago.rgarcia@ua.pt}{\autorescontactos}
|
|
||||||
}
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||||||
\date{\today}
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||||||
\maketitle
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\pagenumbering{arabic}
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||||||
\clearpage
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% Content
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||||||
\end{document}
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||||||
Binary file not shown.
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Reference in New Issue