| [01](https://git.tiagorg.pt/TiagoRG/uaveiro-leci/src/branch/main/1ano/2semestre/lsd/pratica01) | Introdução às FPGAs |
| [02](https://git.tiagorg.pt/TiagoRG/uaveiro-leci/src/branch/main/1ano/2semestre/lsd/pratica02) | Modelação em VHDL, simulação e implementação de componentes combinatórios |
| [03](https://git.tiagorg.pt/TiagoRG/uaveiro-leci/src/branch/main/1ano/2semestre/lsd/pratica03) | Modelação em VHDL e implementação de circuitos aritméticos |
| [04](https://git.tiagorg.pt/TiagoRG/uaveiro-leci/src/branch/main/1ano/2semestre/lsd/pratica04) | Modelação em VHDL, simulação e implementação de circuitos sequenciais elementares |
| [05](https://git.tiagorg.pt/TiagoRG/uaveiro-leci/src/branch/main/1ano/2semestre/lsd/pratica05) | Parametrização de componentes |
| [06](https://git.tiagorg.pt/TiagoRG/uaveiro-leci/src/branch/main/1ano/2semestre/lsd/pratica06) | Modelação em VHDL e implementação de registos e módulos combinatórios de deslocamento |
| [07](https://git.tiagorg.pt/TiagoRG/uaveiro-leci/src/branch/main/1ano/2semestre/lsd/pratica07) | Construção e utilização de testbenches em VHDL<br>Simulação comportamental e temporal<br>Depuração de circuitos em FPGA |
| [08](https://git.tiagorg.pt/TiagoRG/uaveiro-leci/src/branch/main/1ano/2semestre/lsd/pratica08) | Modelação, simulação e síntese de Máquinas de Estados Finitos<br>Aspetos gerais e modelo de Moore |
| [09](https://git.tiagorg.pt/TiagoRG/uaveiro-leci/src/branch/main/1ano/2semestre/lsd/pratica09) | Modelação, simulação e síntese de Máquinas de Estados Finitos - Modelo de Mealy<br>MEFs comunicantes |
| [10](https://git.tiagorg.pt/TiagoRG/uaveiro-leci/src/branch/main/1ano/2semestre/lsd/pratica10) | Modelação em VHDL de Memórias ROM e RAM de um Porto e Multi-porto |
